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  • 至简设计法教程Verilog快速掌握新版

  • Verilog HDL作为一种硬件描述语言是我们在学习FPGA时所必须掌握的工具之一。虽然Verilog HDL的最大优点是易学易用,但是由于其语法较为自由,因此初学者在使用的过程中容易犯一些错误。 明德扬至简设计法由拥有多年FPGA代码编写经验的潘文明老师首创,不仅能让初学者在短时间内掌握Verilog语言,而且编写出的代码简洁无冗余、准确度高。我们将通过一系列案例,让您得到关于Verilog的高效点拨。

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简介

课程详情

Verilog HDL作为一种硬件描述语言是我们在学习FPGA时所必须掌握的工具之一。虽然Verilog HDL的最大优点是易学易用,但是由于其语法较为自由,因此初学者在使用的过程中容易犯一些错误。 明德扬至简设计法由拥有多年FPGA代码编写经验的潘文明老师首创,不仅能让初学者在短时间内掌握Verilog语言,而且编写出的代码简洁无冗余、准确度高。我们将通过一系列案例,让您得到关于Verilog的高效点拨。

点评

评分
  • LINPENGKE 回复  |  0

    谢谢潘老师的精彩讲解...

    61天前  | 评分:

  • licaijunzhuce 回复  |  0

    视频加载好慢好慢。

    378天前  | 评分:

讲师简介

潘文明

潘文明,2008年毕业于暨南大学。2008至2013年,先后在中国电子科技集团公司第七研究所、华为海思半导体有限公司担任FPGA系统设计工程师和ASIC芯片设计工程师等职位。先后参与了跳频-OFDM系统、超高速网络芯片、工业以太网相片等大型项目的研发。 2013年创立深圳明德扬科技教育有限公司,将自己丰富的项目经验,总结提炼成精巧高效简单的设计方法—至简设计法,深受广大师生喜爱。